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第32卷第4期 电子工毽师 V01.32 No.4 2006年4月 ELECTRONIC ENGINEER Apr.2006 采用FPGA通过BT.656接口实现传输4路 视频流的方法 刘 潇1,高 峻2 (1.南京邮电大学通信与信息学院,江苏省南京市210003; 2.中兴通讯南京研究所,江苏省南京市210012) 摘要:提出一种使用FPGA(现场可编程门阵列)实现一个ITU—R BT.656并行硬件接口传输4 路CIF格式视频流的方法。
该方法说明了从视频处理器到FPGA传输4路CIF格式视频流的数据结 构,利用该数据结构,一个ITU.R BT.656的硬件接口可传输4路不同的CIF格式的视频数据流。
FP- GA将4路视频数据流分离、插值生成D1(720×576像素)格式的数据输出给视频处理器。
这种方法 提高了视频处理器的扩展性,增加了视频处理器输出视频的路数。
关键词:数字视频流;ITU—R BT.656;4路CIF;FPGA 中图分类号:TN919.85 式。
FPGA通过BT.656接口接收视频处理器发出的0引言 数据信号,然后将4路视频信号分离、插值后通过4路 ITU—R BT.656定义了一个并行的硬件接口用来 BT.656并行硬件接口输出到4个视频编码器,实现视传送一路4:2:2的YCbCr的数字视频流。
视频流的 频处理器一个视频输出端口同时输出4路视频信号。
分辨率为720×576像素的D1格式。
我们需要发送的 ————————。
。
。
,l jMⅧH1自日l视频数据源通常是经过MPEG2压缩的,分辨率为352 x288像素的CIF格式。
在输出到显示终端前,处理 FPGA ——————,l口u州;州¨1|廿Fl —————————。
yl m日l器需要对CIF格式的图像数据插值为D1(720 Fu,H日m X 576 呈!:堡堡旦n厢丽丽司像素)格式,然后再通过ITU—R BT.656并行的硬件接口输出给视频编码器。
在这种前提下,可以利用一 图2扩展后的BT.656接口接口硬件连接个ITU—R BT.656的硬件接口传输4路不同的CIF格式的视频数据流,然后在接收侧通过FPGA(现场可编 2数据结构程门阵列)将4路视频数据流分离、插值生成D1格式的数据输出给视频编码器。
通过该方式,可以克服某 2.1标准BT.656并行数据结构些视频处理器输出端口的限制,使视频输出端口扩展 BT.656并行接口除了传输4:2:2的YCbCr视频 数据流外,还有行、列同步所用的控制信号。
如图3所为原来的4倍。
同时,由于使用FPGA进行插值运算, 示,一帧图像数据由一个625行、每行1 728字节的数分担了一部分视频处理器的工作量。
据块组成。
其中,23~311行是偶数场视频数据,336l硬件连接 ~624行是奇数场视频数据,其余为垂直控制信号。
图l展示了一个BT.656并行硬件接口用来连接 一一个视频处理器和视频编码器的情况。
该硬件接口由8根数据信号和1根时钟信号组成。
网面嗣些型马周丽稠 I视频处理器}==三三=割视频编码器I 图1 BT.656接口硬件连接 图2所示是通过FPGA扩展4路视频的连接方收稿日期:2005-07-07;修回日期:2005—12—12。
BT.656每行的数据结构如图4所示。
·8· 万 方数据 第32卷第4期 刘潇,等:采用FPGA通过BT.656接口实现传输4路视频流的方法 ·通信技术· 、 , EAV SAV ‘ 7- ‘ ’ F F 0 X 8 1 8 l 8 l F F 0 X C C C C Y Y Y F F O Y 0 0 O O O O F F O Y b r b r r—r—f———1矿—一r—r—r_———1石—一 图4 BT.656每行的数据结构 图4中,每行数据包含水平控制信号和YCbCr视 原来存放第1场的数据的位置用来存放第1、第频数据信号。
视频数据信号排列顺序为cb—Y.cr-Y。
2路视频数据;原来存放第2场的数据的位置用来存每行开始的288字节为行控制信号,开始的4字节为 放第3、第4路视频数据。
EAV信号(有效视频结束),紧接着280个固定填充数 3 FPGA实现的功能据,最后是4字节的SAV信号(有效视频起始)。
SAV和EAV信号有3字节的前导:FF、FF、00;最 FPGA主要用来完成4路352×288像素视频流的后1字节XY表示该行位于整个数据帧的位置及如何 分离,以及将视频流插值到标准BT.656接口所需的区分SAV、EAV。
XY字节各比特位含义见图5。
720×586像素的分辨率。
同时,该FPGA还要重新生 bit7 I 成SAV、EAV帧控制信号,结合插值后的4路视频流 bit6 F 产生新的符合BT.656结构的数据帧传送给视频编码 bit5 V bi“ H 设备。
其功能框图如图7所示。
bit3 P3=V XOR H bit2 P2-F XOR H bitl P1=F XOR V bit0 P0=F XOR V XOR H 4路 图5 EAV/SAV中XY字节各个比特位含义 视频流 分离 图5中,最高位bit7为固定数据1;F=0表示偶数场,F=1表示奇数场;V=0表示该行为有效视频数 图7 FPGA的功能框图据,V=1表示该行没有有效视频数据;H=0表示为SAV信号,H=1表示为EAV信号;P3~P0为保护信 首先,4路352 X288像素的视频流从BT.656结号,由F、V、H信号计算生成;P3=V异或H;P2=F异 构的帧结构中分离出来,分别存储到各自的存储空间。
或H;P1=F异或V;P0=F异或V异或H。
然后,352×288像素的视频流被读取、插值为704 X2.2使用BT.656并行接口传输4路CIF格式视频 288像素,然后再填充为720 X 288像素的视频流。
在的数据结构 成帧的模块中,产生BT.656的帧结构所需的SAV、 视频处理器的输出是灵活多变的,可以改变处理 EAV信号;将插值生成的720×288像素的数据作为器的输出数据结构来同时传送4路252×288像素的 偶数场的数据填入BT.656的帧结构中,奇数场的数视频信号。
BT.656并行接口传输的有效视频数据流 据复制偶数场的数据。
最后,将生成的BT.656标准为720×586,正好可以分割为4个360×288像素的空 视频流发送给视频编码器输出到显示终端上。
间来传输4路352 X 288像素的视频数据。
多余的空 3.1存储器选择间用固定数据“8010”进行填充。
由于需要同时存储4路352 X288的视频流,需要 修改后的数据结构如图6所示。
的存储空间为4路X288行×352×2字节(视频流为 , 4:2:2的YCbCr信号,一个点通过亮度信号和色差信 ∞ 行行 号来表示,所以图像的一个点实际占用2字节)。
计 第1路 第2路 CIF CIF 算可得需要800 kB左右的空间。
低成本的FPGA内 Ⅲ 部很难提供如此多的存储空间,可以外挂一片1 MB }晏 行行 第3路 第4路 容量的SRAM用于存储视频数据。
CIF CIF B
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