第1场的数据的位置用来存放第1、第频数据信号。
视频数据信号排列顺序为cb—Y.cr-Y。
2路视频数据;原来存放第2场的数据的位置用来存每行开始的288字节为行控制信号,开始的4字节为 放第3、第4路视频数据。
EAV信号(有效视频结束),紧接着280个固定填充数 3 FPGA实现的功能据,最后是4字节的SAV信号(有效视频起始)。
SAV和EAV信号有3字节的前导:FF、FF、00;最 FPGA主要用来完成4路352×288像素视频流的后1字节XY表示该行位于整个数据帧的位置及如何 分离,以及将视频流插值到标准BT.656接口所需的区分SAV、EAV。
XY字节各比特位含义见图5。
720×586像素的分辨率。
同时,该FPGA还要重新生 bit7 I 成SAV、EAV帧控制信号,结合插值后的4路视频流 bit6 F 产生新的符合BT.656结构的数据帧传送给视频编码 bit5 V bi“ H 设备。
其功能框图如图7所示。
bit3 P3=V XOR H bit2 P2-F XOR H bitl P1=F XOR V bit0 P0=F XOR V XOR H 4路 图5 EAV/SAV中XY字节各个比特位含义 视频流 分离 图5中,最高位bit7为固定数据1;F=0表示偶数场,F=1表示奇数场;V=0表示该行为有效视频数 图7 FPGA的功能框图据,V=1表示该行没有有效视频数据;H=0表示为SAV信号,H=1表示为EAV信号;P3~P0为保护信 首先,4路352 X288像素的视频流从BT.656结号,由F、V、H信号计算生成;P3=V异或H;P2=F异 构的帧结构中分离出来,分别存储到各自的存储空间。
或H;P1=F异或V;P0=F异或V异或H。
然后,352×288像素的视频流被读取、插值为704 X2.2使用BT.656并行接口传输4路CIF格式视频 288像素,然后再填充为720 X 288像素的视频流。
在的数据结构 成帧的模块中,产生BT.656的帧结构所需的SAV、 视频处理器的输出是灵活多变的,可以改变处理 EAV信号;将插值生成的720×288像素的数据作为器的输出数据结构来同时传送4路252×288像素的 偶数场的数据填入BT.656的帧结构中,奇数场的数视频信号。
BT.656并行接口传输的有效视频数据流 据复制偶数场的数据。
最后,将生成的BT.656标准为720×586,正好可以分割为4个360×288像素的空 视频流发送给视频编码器输出到显示终端上。
间来传输4路352 X 288像素的视频数据。
多余的空 3.1存储器选择间用固定数据“8010”进行填充。
由于需要同时存储4路352 X288的视频流,需要 修改后的数据结构如图6所示。
的存储空间为4路X288行×352×2字节(视频流为 , 4:2:2的YCbCr信号,一个点通过亮度信号和色差信 ∞ 行行 号来表示,所以图像的一个点实际占用2字节)。
计 第1路 第2路 CIF CIF 算可得需要800 kB左右的空间。
低成本的FPGA内 Ⅲ 部很难提供如此多的存储空间,可以外挂一片1 MB }晏 行行 第3路 第4路 容量的SRAM用于存储视频数据。
CIF CIF BT.656接口定义的时钟频率为27 MHz。
SRAM 似{耋 行行 要能提供1路8 bit X 27 MHz数据写入,4路8 bit× 图6传输4路CIF格式视频的数据结构 27 MHz读出,总共1 Gbit/s以上的数据带宽。
可以选 .9. 万 方数据 ·通信技术· 电孑工程师 2006年4月择位宽为16 bit、工作时钟频率100 MHz、带宽为1.6 4结束语Gbit/s的SRAM。
本文提出一种利用一个BT.656接口传输4路视3.2插值算法 频流的方法。
该方法利用FPGA接收4路CIF格式的 将352×288像素的原始视频流变换为714×288 视频数据,然后分离、插值为4路D1格式视频流后,像素的视频流就需要进行插值。
该插值运算是一维 重新生成BT.656的数据帧发送给视频编码芯片,从 的,也