这两个设备叫做“设备0”和“设备1”。
对于IDE接口,只有适配器才能主动与设备通信。
Master和Slave设备之间是不能直接通信的。
在一条IDE电缆上,区分两个IDE设备的方法有两种:(1)使用设备的跳线:它允许IDE设备通过跳线来表示自己的主从。
(2)使用电缆选择:IDE连接电缆上,连接到两个设备的插线略有不同,通过它可以区分一个IDE适配器上的两个设备。
IDE接口是16位总线接口,它通过总线读/写IDE设备的寄存器,实现对IDE设备的管理和控制。
下面是对一些关键信号的说吲19J。
CS0、CSl——IDE设备寄存器的选择信号。
DA〔2:O卜一地址信号,用于控制选择IDE寄存器地址。
DAS卜通常会有一个发光二极管(LED)和它连接,用来指示驱动器的工作状态。
.DD〔15:01——双向数据信号。
DMARPIDE设备的DMA请求信号。
由IDE设备主动发出,向主机申请DMA,主机通过给出DMACK有效来接受DMA请求,并通过读/写信号DIOR、DIOW传输数据。
当进行DMA传输时,CS0、CSl必须为高,而且传输只能在13武汉理I:人学硕十学位论文16位模式下进行。
IORDY——在PIO模式下的数据就绪信号。
用来延长读/写周期,等待IDE设备就绪。
PDlA卜检测通过信号。
在每个IDE设备上,此信号内部通过10kD.电阻上拉。
当两个IDE设备都被连接到一条电缆上时,信号由从设备主动发出,报告给主设备它已经自检结束。
此信号仅用来在两个IDE设备之问交互,IDE适配器不需要连接此信号。
RESE卜低电平有效复位信号,复位时间必须大于25las。
CSEI_一电缆选择信号。
在IDE设备上,此信号内部通过10kf2电阻上拉。
当CSEL为高电平时,表示IDE设备为从设备,低电平表示主设备。
在IDE连接电缆上与设备相连的两个插头,只有这个引脚不一样。
其中一个插头未与这个引脚连接。
所以,依靠IDE电缆,可区分IDE的主从设备。
通过PXA270存储器总线接口扩展出其他总线接口要完成以下两个工作:(1)在PXA270存储器总线接口所支持的总线读写时序中选择一种与所需设计的总线接口的读写时序最相似的一个。
(2)通过选用合适的逻辑转换器件或者编写CPLD中的逻辑代码完成PXA270存储器总线接口上的信号转化为所需设计总线接口上的信号。
IDE控制器的I/O读写时序图及时序说明如图3-1及表3-1所示1191:地址自.效读/写信号写,aDD(15:mi卖取DD(15:∞IoRDYllORDY2IORDY3T0■●————————一一…一…一●一/一\TIT2T,一一:≮一!一勖…旷_、/fk一旦一一一T4一—~??』一三一I.T配,:TI\×××>(X×X×X,.T妨一I\><><×××><×><×、y—Th.图3-1IDE控制器IO读/写时序14武汉理.I:大学硕十学传论文表3-1IDE控制器IO读/写时序说明模式0模式1模式2模式3模式4注标号时问特性说明/ns/ns/ns/ns/ns释T0周期时fbJ(最短)6003832401801201)地址有效到读/写信号建立时Tl7050303025fBJ(最短)T2读/写间隔时间(最短)16512510080701)T21读/写时间(最短)70251)T3写信号建立时|’日J(最短)6045303020乃写信号保持时间(最短)3020151010T5读信号建立时间(最短)5035202020T6读信号保持时间(最短)55555T6z读结束。
总线恢复三念时间30303030302)读/写信号有效时,地址最短保T92015101010持时间读数据有效时,IORDY最短TRI)0O00O启动时间霸IORDY建立时|’日J35353535353)IORDY最长脉冲宽度TB12501250125012501250(1)T0为最小总周期时间,T2为最小指令启动时问,T21为最小指令恢复时间及指令失效时间。
实际周期时间等于实际指令活动时问加实际指令停止时间。
TO、T2和T2I应遵循时间的要求。
(2)此参数表示从读信号(IORD)无效到IDE设备不驱动数据总线的时间(3)从读/写信号有效到IORDY首次采样应有一段延时。
如果IORDY无效,即设备忙,则IDE主控制器应在此周期等待,直到IORDY有效。
对无等待模式的读取,应遵循T5的时间特性,而不是TRD:对于有等待模式的读取,应遵循TRD的时间特性。
设备寄存器地址由CS0、CSl及A〔2:01决定。
15武汉理l:人学硕十学位论文数据由D【15:0】(16位模式)或D〔7:0】(8位模式)决定设备产尘IORDY低电平以扩展PlO周期。
IORD或IOWR被设置Ta时间后,主控制器可以判断周期是否被扩展。
IORDY描述有以下三种方式:设备从来不产生IODRY低电平——无等待设备在Ta自订驱动IORDY为低,在Ta后IORDY为高——无等待设备在Ta前驱动IORDY为低——有等待。
在IORDY重新有效后完成当lj{『周期。
对于有等待产生的读周期,设备会在IORDY信号有效前的TRD时间把读取到的有效数据放到总线上,驱动数据总线DD〔15:01。
PX270的16位外扩卡的I/O读写时序与IDE控制器的I/O读写时序非常相似,图3.2为PX270的16位外扩卡的I/O读写时序【20】地址读rG信号写ADD(15:∞读取DD(15:O’……一.一一一一一一一一一一一一一一.一一…一一一图3.2PXA270的16位外扩卡读写时序地址有效到读/写信号变低时间为tcdAVCLmin-20ns,tcdAVCLmax-1720ns。
读/写信号维持低电平的时间为tcdCMDmin=55ns,tcdCMDmin=2100ns。
读/写信号变高到地址无效维持的时间tcdCHAImin=0ns,tcdCHAlmax=650ns写数据有效到写使能信号变低的时间tcdDVCL=lns。
写数据保持有效时间tcdCHWDl=40ns。
读数据建立时间tcdDVCH=20ns。
读数据保持时问tcdCHRDI-0ns。
从IDE设备读到J下确数据的条件是:tcdAVCL>T1,tcdCMD>T2,tcdCHAI>T9,tcdDVCH<I”5,tcdCHRDI<T6向.
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