战。
③消费类电子产品。
ARM 技术在目前流行的数字音频播放器、数字机顶盒和游戏机中得到广泛采用。
④成像和安全产品。
现在流行的数码相机和打印机绝大部分采用 ARM 技术。
手机中的 32 位 SIM 智能卡也采用了 ARM 技术。
除此以外,ARM 微处理器及技术还应用到许多不同的领域,并会在将来取得更加广泛的应用。
1.3 嵌入式系统的特点 ①“专用”计算机系统。
嵌入式系统的处理器大多适合于工作在为特定用户群所设计的系统中,所以被称为“专用微处理器”。
②运行环境差异很大。
嵌入式系统无所不在,如冰天雪地的两极中、骄阳似火的汽车里、要求温度恒定的科学实验室里等,其运行环境差异大。
w ③比通用 PC 系统资源少。
通用 PC 机的系统资源相对丰富,可以轻松完成各种工作。
你可以在自己的 PC 机上编写好程序的同时,播放 MP3、CD、下载资料等,因为个人 PC 机拥有 1GB 内存、180G 硬盘空间,而一般的嵌入式系统,由于是专门用来执行很少的几个确定任务,它所能管理的资源比通用 PC 系统少的多。
④功耗低、体积小、集成度高、成本低。
第二章 ARM 概述2.1ARM 处理器核 ARM 微处理器包括下面几个系列,其他厂商基于 ARM 体系机构的处理器 22 核除了具有 ARM 体系结构的共同特点外,每一个系列的 ARM 微处理器核有各自的特点和应用领域。
1 ARM7 系列 ARM 微处理器 2S 系列具有如下特点: ①具有嵌入式 ICE-RT 逻辑,调试开发方便; ②最合适用于对价位和功耗要求较高; ③较低的功耗,适合对功耗要求较高的应用,如便携式产品; ④能够提供 0.9MIPS/MHz 的三级流水线结构; ⑤代码密度高并兼容 16 位的 Thumb 指令集; ⑥对操作系统的支持广泛,包括 WindowsCE,Linux 等; ⑦指令系统与 ARM9 系列、ARM9E 系列和 ARM10E 系列兼容,便于用户产品的升级代换。
2 ARM9 系列 ARM9 系列微处理器具有如下特点: ①五级整数流水线,指令执行效率更高; ②提供 1.1MIPS/MHz 的哈佛结构; ③支持 32 位 ARM 指令集和 16 位 Thumb 指令集; ④支持 32 位的高速 AMBA 总线接口; ⑤支持数据 Cache 和指令 Cache,具有更高的指令和数据处理能力。
3 ARM10E 系列 ARM10E 系列微处理器具有如下特点: ①支持 DSP 指令集,适合于需要高速数字信号处理的场合; ②六级整数流水线,指令执行效率更高;w ③支持 32 位 ARM 指令集和 16 位 Thumb 指令集; ④支持 32 位的高速 AMBA 总线接口; ⑤支持
VFP10 浮点处理协处理器; ⑥全性能的 MMU,支持 WindowsCE,Linux 等多种主流嵌入式操作系统; ⑦支持数据 Cache 和指令 Cache,具有更高的指令和数据处理能力; ⑧内嵌并行读/写操作部件。
2.2 ARM7TDMI ARM 7 采用 Newman 结构,分为三级流水线(图 2-1),空间统一的指令与数据 Cache,平均功耗位 0.6W/MNz,时钟速度为 66MHz,每条指令平均执行 1.9 个时钟周期。
其中的 ARM710,ARM720 和 ARM740 为内带 Cache 的 ARM 核。
1 code fetch de execute 2 Fetch decode execute 3 Fetch decode execute 指令 时间 图 2-12.2.1 ARM 7 三级流水线介绍 ①取指级:完成程序存储器中指令的读取,并放入指令流水线中。
②译码级:对指令进行译码,为下一周期准备数据路径需要的控制信号。
在这一级指令“占有”译码逻辑,而不“占有”数据路径。
③执行级:指令“占有”数据路径,寄存器堆被读取。
操作数在桶式移位器中被移位,ALU 产生相应的运算结果并回写到目的寄存器中,AUL 结果根据指令需求更改状态寄存器的条件位。
2.2.2 ARM7TDMI 结构图及功能wARM7TDMI 结构框图如图 2-2 所示 扫描链 0 Extern0 扫描链 2 Embedded Extern1 ICEopcr/wmreqtrans 处理mas31:0 处理器核 D31:0 扫描链 1Din31:0 总线分路器 JTAG TAP 控制器Dout31:0 TCK TRST TDO TMS TDI 图 2-2 ARM7TDMI-S 处理器的主要模块有 CUP 内核、EmbeddedICE-RT 宏单元、TAP 控制器及扫描链。
EmbeddedICE 逻辑提供对片内调试的支持。
对目标系统进行调试需要有一个主机来运行调试软件和 EmbeddedICE 协议转换器。
EmbeddedICE 协议转换器将远程调试协议命令转换成所需要的 JTAG 数据,从而对目标系统下的 ARM7TDMI 内核进行访问。
ARM7DTMI-S 中有两个 JTAG 类型的扫描链,一个 JTAG 类型的测试访问端口控制器(TAP)用来控制扫描链。
在 ARM7DTMI-S 处理器中两个扫描路径分别为扫描链 1 和扫描链 2,用于实现调试和 EmbeddedICE-RT 编程,每个扫描链包含一个串行寄存器和一个多路开关。
对于输入单元,捕获阶段将输入内核的系统值复制到串行寄存器。
在移位时,该值串行输出。
在多路开关的控制下,输入单元提供给内核的值可以是系统输入或者是并行寄存器的值。
对于输出单元,捕获阶段将内核输出值放入串行寄存器。
在移位时,该串行移出输出。
单元提供给系统的值是内核的输出或者是串行寄存器的值。
TAP 对于扫描单元的所有控制信号都由 TAP 控制器内部产生, 控制器在动作由当前指令和 TAP 状态机的状态决定。
扫描链 1 用于调试器和 ARM7DTMI-S 内核之间的通信。
它对数据进行读取/写入,并将指令扫描到流水线。
SCANNTAP 指令可用于选择扫描链 1.扫描链顺序从wDBGTD1 到 DBGTD0,ARM7DTMI-S 处理器数据位 031,接下来是第 33 位 DBGBREAK扫描单元。
扫描链 1 的第 33 位有 3 种用途,在正常 INTEST 测试条件下,它能将一个已知的值扫描到 DBGBREAK 输入端:在调试过程中,放入第 33 位的值决定 ARM7TDMI-S内核在执行指令前是否于系统速度同步:在 ARM7TDMI-S 内核进入调试状态后,被捕获和扫描的第 33 位值告诉调试器内核是从断点进入调试状态。
扫描链 2 提供对 EmbeddedICE-RT 寄存器的访问。
扫描链 2 必须通过 SCAN_NTAP控制器指令选择,而且 TAP 控制器必须进入 INTEST 模式。
扫描链顺序从 DBGTDI到 DBGTDO 读/写,位寄存器地址位,bit4-bit0,然后是数据位 bit0bit31。
除扫描链外,调试结构还使用位于 ARM7DTMI-S 核内部的 EmbeddedICE 逻辑包含 2 个实现观察点寄存器和 1 个控制寄存器和状态寄存器。
这两个观察点寄存器或其中一个可编程为暂停 ARM7DTMI-S 核内部。
当编程到 EmbeddedICE 逻辑中的值于当前出现地址总线、数据总线和某些控制信号上的值匹配时,内核的运行将暂停,可以屏蔽任何位使其不会影响比较操作。
观察点寄存器可以配置为观察点(对于数据的访问)或断点(指令取指)。
第三章 S3C44BOX 下 IIC 总线简介3.1 IIC 总线 IIC 总线Inter IC BUS是 Philips 公司推出的双向两线串行通信标准。
由于它具有接口少、通信效率高等优点,现已得到广泛的应用1~3。
它除了可以进行简单的单主节点通信外,还可以应用在多主节点的通信系统中。
在多主节点通信系统中,如果两个或者更多的主节点同时启动数据传输,总线具有冲突检测和仲裁功能,保证通信正常进行并防止数据破坏。
现在许多微控制器MCU都具有I2C 总线接口,能方便地进行 I2C 总线设计。
3.1.1 S3C44BOX IIC 总线接口的功能概述 IIC 总线是一种半双工的多主设备串行总线, ( 总线仅由串行数据线 SDA SerialData Line)和串行时钟总线 SCL(Serial Clock Line)组成。
SDA 和 SCL 都是双向线路,各通过一个电流源或上拉电阻连接到正的电源电压。
当总线空闲时这两w条线路都是高电平,连接到总线的器件输出必须的漏极开路或集电极开路才能执行“线与”的功能。
IIC 总线上数据的传输速率在标准模式下可以到达 100kbps,在快速模式下可达到 400kbps,在高速模式下可达到 3.4Mbps。
其连接方式方式如图 3-1 所示。
SCL SDA 微处理器 存储器 I/O 扩展 主设备 从设备 从设备 图 3-1 从图 3-1 中可看出,IIC 总线支持两大类设备,分别是:主设备,发起信号的设备,可以发起读操作也可以发起写操作,通常是带有处理能力的设备;从设备,被发起方的设备,可以回应主设备的读/写操作, 如 通常是一些低速外围设备, I/O扩展设备,EEPROM 等。
不论是主设备还是从设备,当其中总线接收数据时都可以成为接收器,向总线发送数据时都被称为发送器。
IIC 总线是一种支持多主设备的总线标准,所谓多主设备总线,即就是可以在总线上同时有多个主设备,不过这些主设备不能同时发起通信,当它们同时发起通信时会产生总线竞争,竞争的结果只有一个主设备可以或得总线的使用权,其他主设备必须等待。
IIC 总线上的数据以字节形式发送,一次通信发送的字节数不受限制。
由于 IIC 总线协议简单而且只需要两根线作为物理连接,所以在嵌入式系统中有着相当广泛的应用,尤其是在连接低速外设上,最为经典的应用就是对 EEPROM进行读/写。
3.1.2 S3C44BOX IIC 总线接口的功能作用概述 S3C44BOX 处理器为用户进行应用设计提供了标准的 IIC 接口。
处理器通过专用串行数据总线和串行时钟总线,与总线上其他设备进行通信。
启动数据传送给IIC 总线的主设备也负责终止数据传送。
S3C44BOX 中的 IIC 使用了标准的仲裁过程。
S3C44BOX IIC 总线控制器特性如下:(1)基于中断操作模式的单通道 IIC 总线控制;(2)串行,8 位,双向数据传输;(3)标准模式下 100kbps,快速模式下 400kbpsw 内部控制器逻辑框图如图 3-2 所示。
地址寄存器 比较器 IIC 总线控制逻辑SCL IICCON IICSTAT 4 为预分 频器 移位寄存器 SDA MCLK 移位寄存器 (IICDS) 数据总线 图 3-2 S3C44BOX IIC 总线模块框图 当 IIC 总线空闲时,SDA 和 SCL 都应该处于高电平。
SDA 有高电平到低电平的转换能够产生启动条件;当 SCL 在高电平保持稳定时,SDA 有低电平到高电平的转换能够产生停止条件。
启动和停止条件一般由主设备产生。
启动条件产生后,被放到总线上的第一数据字节的 7 位地址能决定总线主设备所选择的从设备,第 8 位决定传送的方向(读或写)。
放到(SDA)线上的每一个数据字节都是 8 位。
在总线传送操作中被发送或者接收的字节是无限的,数据总是从最高位 MSB 开始发送的,并且在每个数据之后紧跟一个应答位。
①数据传送格式 放到(SDA)线上的每一个字节长度都是 8 位。
每次传送被发送的字节数没有限制。
启动到位后第一个字节应该是从设备地址。
此地址由主设备发送,用以通知相应的从设备。
此地址字节中高 7 位位设备地址,最低 1 位为传送方向(读或写)。
如果第 8 位为 0,表面是写操作:如果第 8 位为 1 说明是读数据。
每发送一w个字节后都应该紧跟一个应答位(ACK)。
如图 3-3 所示。
带有 7 位地址的写模式帧 S 7 位从设备地址 R/W A 1 字节的数据帧 A P 数据传输.
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