谢谢!)
Top (Place components)
VCC
GND
Bottom
还是
Top (Place components)
GND
VCC
Bottom
下面的好,但是请注意4层虽然比两层板减少了EMI干扰,但是却无法减少RF电流引起的问题.相比之下6层与8层板的抗干扰能力就比较强.但是根据不同的信号,各有几种不同的层构造.
Via有盲孔和过孔2种形式,但在4层板中,是否很少使用盲孔?
还有埋孔.使用与否与COST有关,但是密度大无法实现时只能使用.
是否板子中有盲孔,板子的加工工艺会变
复杂,而且加工费用会增加?
SURE!
但从抗干扰性能来说,盲孔是否会更好?( 又有点超纲了:)
没有理论根据,最好的是在同一层布线,不使用任何VIA!
我们正在准备高级班的教程是与抗干扰等相关的很多技术要求与实践篇.但是还需要一段时间才能出品,到时会通知您的.
有些元器件需要放在板子的边缘,例如某些接插件,如何修改,使其能通过Verify Designed?
进入VERIFY DESIGN 的 SETUP, UNSELECT BOARD LINE,就可以完成。
我有一个QFP176的Decal,2个Pad间的间距小于0.254,在verify Designed时会报错o:p>
“Distance between pads too smallU8.36, U8.37 distance is less than 0.254“
奇怪的是:我修改了Decal和PCB文件的Designed Rules. Clearence,使Pad<->Pad. Clearence等于0.1,verify Designed 仍然出错,而且报的错误没有变化,也就是说,修改Designe Rule似乎没用,如何解决上述问题?
不太会有这样的问题,没有发现软件有这样的BUG。请检查您的设定,如选择该元件,再从右键菜单的QUERY中选择对该元件的RULE, 检查设定是否正确。
ECO究竟有什么用?
Engineering Change order:工程更改,可以将设计过程中的全过程记录并保存到一个ECO文件中,便于检查,另外还可以将在PowerPCB中对电路的修改等返回到PowerLOGIC中去。软件会自动修改您的电路图,很好玩的。
当某个PowerPCB文件已经导入netlist后,略微修改原理图,再向PowerPCB导入netlist,会出错。好像Protel就会自动修正PCB文件,PowerPCB做不到这一点吗?
Your Answer:
需要注意使用方法。1. 将已导入netlist的JOB,进行ASC OUT处理并保存, 在选项中不选与NETLIST相关的参数,也就是要先将已调入的NETLIST去除后再调入新的NETLIST 。2.使用COMPARE LIST做比较结合使用ECO文件,方法比较烦琐可能不适合初学者。
1. 能否稍微详细点介绍ECO的使用?It’s important for me,可以举个例子:我在PowerLogic中加了一个电源指示LED,如何修改PowerPCB文件?
如果是很简单的修改,可以进入ECO直接手工修改,请参见我们在教程中介绍的方法。然后将POWERPCB中的NETLIST数据与POWERLOGIC中的数据做比较,用TOOLS中的NETLIST COMPARE 命令。验证数据的正确性。如果还没有布线,可以将现行的NET去除,用ASCII OUT,然后调入新的NETLIST。既然PowerPCB和PowerLogic中无法简单互相传递修改信息,那么,(OLE PowerPCB Connection).(Sychronize PCB/SCH)又同步一些什么呢?
NO ,PowerPCB和PowerLogic可以相互传递数据。
教程“第 三 部 元件布局”.第四章.多媒体
演示教程6中,制作元器件的Decal时,已经在元器件的周围标注了PIN番号,还要在PCB中用TEXT在L26层(Silkscreen Top)层输入PIN番号吗?
YES,在做DECAL时的PIN
信号只是做参考用的,为了避免遗忘,在布线完成后需要在26层从新输入PIN等。如何在PowerPCB中显示Decal的Pin的引脚号?
将设定层显示出来, DISPLAY COLOR
请看附件,其中的网络名称“$$$5851”不知道怎么出来的,如何去掉?My PowerPCB version is 5.0.
Your Answer:
A:方法之一:从Pop up Menu右键菜单中,选择Anything,任何选中目标,DELETE 它.
I have done as you said. But, the “delete” in pop up menu is gray.Do you know other ways t